max II EPM240 三色LED燈板硬件protel原理圖+PCB文件+cpld邏輯工程源碼

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北京单场奖金计算公式 www.ygpyvk.com.cn max II EPM240 三色LED燈板硬件protel原理圖+PCB文件+cpld邏輯工程源碼

max II EPM240 三色LED燈板硬件protel原理圖+PCB文件+cpld邏輯工程源碼

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        EPM240開發板,紅綠藍三色LED燈,24個三色燈,多種色彩組合,PWM 色彩控制,畢業設計,創意燈。提供硬件,支持自主開發,創意無限。提供JTAG接口,支持邏輯下載。

技術資料:

1、Protel 99SE 版原理圖及PCB圖,可以用Altium Designer 軟件打開及編輯,及焊接BOM文件;

2、Verilog HDL 代碼工程, 工程版本為Quartus II 10.1 ;

`timescale 1ns/100ps

module love_heart(

clk,

resetb,

key_in_a,

key_in_b,

led_out_b,

led_out_r,

led_out_g

);

input clk;

input resetb;

input key_in_a;

input key_in_b;

output[23:0] led_out_b;

output[23:0] led_out_r;

output[23:0] led_out_g;

reg[23:0] led_out_b;

reg[23:0] led_out_r;

reg[23:0] led_out_g;

//*****************************led_counter*********************************

reg[31:0] led_counter;

[email protected](posedge clk or negedge resetb)

begin

if (!resetb) led_counter <=0;

else led_counter <= led_counter +1'b1;

end

//*********************led_out_b**********************************

[email protected](posedge clk or negedge resetb)

begin

if (!resetb) led_out_b <=24'hffffff;

else

case(led_counter[29:25])

5'h01: led_out_b <=24'h000000;

5'h02: led_out_b <=24'hffffff;

5'h07: led_out_b <=24'h000000;

5'h08: led_out_b <=24'hffffff;

5'h09: led_out_b <=24'h000000;

5'h0a: led_out_b <=24'hffffff;

5'h0b: led_out_b <=24'hffffff;

5'h0c: led_out_b <=24'hffffff;

5'h0d: led_out_b <=24'h000000;

5'h0e: led_out_b <=24'hffffff;

5'h11: led_out_b <=24'h000fff;

5'h12: led_out_b <=24'hffffff;

5'h13: led_out_b <=24'hffffff;

5'h14: led_out_b <=24'hffffff;

5'h15: led_out_b <=24'hfff000;

5'h16: led_out_b <=24'hffffff;

5'h17: led_out_b <=24'h00ffff;

5'h18: led_out_b <=24'hffffff;

5'h19: led_out_b <=24'h0000ff;

5'h1a: led_out_b <=24'hffffff;

5'h1b: led_out_b <=24'h00ff00;

5'h1c: led_out_b <=24'hffffff;

5'h1d: led_out_b <=24'hff00ff;

5'h1e: led_out_b <=24'hffffff;

default: led_out_b <= 24'hffffff;

endcase

end

//*********************led_out_r**********************************

[email protected](posedge clk or negedge resetb)

begin

if (!resetb) led_out_r <=24'hffffff;

else

case(led_counter[29:25])

5'h03: led_out_r <=24'h000000;

5'h04: led_out_r <=24'hffffff;

5'h07: led_out_r <=24'h000000;

5'h08: led_out_r <=24'hffffff;

5'h09: led_out_r <=24'hffffff;

5'h0a: led_out_r <=24'hffffff;

5'h0b: led_out_r <=24'h000000;

5'h0c: led_out_r <=24'hffffff;

5'h0d: led_out_r <=24'h000000;

5'h0e: led_out_r <=24'hffffff;

5'h11: led_out_r <=24'hfff000;

5'h12: led_out_r <=24'hffffff;

5'h13: led_out_r <=24'hfff000;

5'h14: led_out_r <=24'hffffff;

5'h15: led_out_r <=24'h000fff;

5'h16: led_out_r <=24'hffffff;

5'h17: led_out_r <=24'hff00ff;

5'h18: led_out_r <=24'hffffff;

5'h19: led_out_r <=24'h00ff00;

5'h1a: led_out_r <=24'hffffff;

5'h1b: led_out_r <=24'h0f0f0f;

5'h1c: led_out_r <=24'hffffff;

5'h1d: led_out_r <=24'hf0f0f0;

5'h1e: led_out_r <=24'hffffff;

default: led_out_r <= 24'hffffff;

endcase

end

//*********************led_out_g**********************************

[email protected](posedge clk or negedge resetb)

begin

if (!resetb) led_out_g <=24'hffffff;

else

case(led_counter[29:25])

5'h05: led_out_g <=24'h000000;

5'h06: led_out_g <=24'hffffff;

5'h07: led_out_g <=24'hffffff;

5'h08: led_out_g <=24'hffffff;

5'h09: led_out_g <=24'h000000;

5'h0a: led_out_g <=24'hffffff;

5'h0b: led_out_g <=24'h000000;

5'h0c: led_out_g <=24'hffffff;

5'h0d: led_out_g <=24'h000000;

5'h0e: led_out_g <=24'hffffff;

5'h11: led_out_g <=24'hffffff;

5'h12: led_out_g <=24'hffffff;

5'h13: led_out_g <=24'h000fff;

5'h14: led_out_g <=24'hffffff;

5'h15: led_out_g <=24'hffffff;

5'h16:  

電路項目的主要芯片及數據手冊

電路相關文件

源代碼
EPM240三色燈開發板(love).rar
描述:Verilog 邏輯工程源碼
電路圖文件
EPM240_love_led硬件設計文件.rar
描述:包括 原理圖 PCB BOM文件
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參數名 參數值
發布于 2018 年 09 月 03日
更新于 2018 年 10 月 18日
芯片資料
Moore8直播課堂

tracer ??